教育部主辦「大學校院積體電路電腦輔助設計軟體製作競賽」-- 歷年競賽結果

教育部主辦

「九十五學年度大學校院積體電路電腦輔助設計軟體製作競賽」

頒獎典禮（佳作(含)以上名次）

時間：民國 96 年 7 月 11 日 (星期三) 9:00
地點：台灣大學博理館101會議廳

競賽結果

定題A組 : 測試與合成組 ( 依組別順序 )

參賽編號	題目	參賽學生	指導老師	學校系所	評審結果
A016	Leakage Power Reduction by Multiple-VT Cells Swapping	潘松濱吳世偉何元凱徐文俊	黃世旭陳美麗	中原電子所中原資訊所	特優
A015	Pattern Generation for Logic BIST	施文郁蔡宜青張佳仁	陳竹一	中央電機所中央電機系	優等
A005	Leakage Power Reduction by Multiple-VT Cells Swapping	呂良盈	吳宗益	彰師範電子所	佳作
A021	Pattern Generation for Logic BIST	林俊吉林佳奇張雅欣	王俊堯	清大資工系	佳作
A030	Leakage Power Reduction by Multiple-VT Cells Swapping	洪士斌	陳中平	中興電機系	佳作

定題B組 : 實體設計組 ( 依組別順序 )

參賽編號	題目	參賽學生	指導老師	學校系所	評審結果
B002	Interconnect Parasitic RC Extraction	吳佳鴻李庚達	李育民	交大電信所	特優
B019	Rectilinear Steiner Routing Problem with Obstacles in Multiple Layers	許凱琦黃士倫李孟祥林忠緯	張耀文	台大電子所	特優
B035	Double-Via Insertion with Layout Pushing Capability	廖英程徐世榮	林榮彬	元智資工系	佳作
B049	Rectilinear Steiner Routing Problem with Obstacles in Multiple Layers	鄭仲鈞徐孟楷	張耀文	台大電機系	佳作
B051	Rectilinear Steiner Routing Problem with Obstacles in Multiple Layers	劉哲宇林翌聖	黃婷婷	清大資工系	佳作

不定題組 ( 依組別順序 )

參賽編號	題目	參賽學生	指導老師	學校系所	評審結果
C013	A Flip-Chip Routing System	方家偉許欽雄	張耀文	台大電子所	特優
C009	Multiple Scan Chain Timing Fault Diagnosis Tool	蔡維霖許肇軒莊惟舜	李建模	台大電子所長庚電機系	優等
C007	A High-Quality Macro Placer for Large-Scale Mixed-Size Designs	陳信成莊易霖	張耀文	台大電子所	佳作
C014	A Lithography-Friendly Routing System with OPC Modeling	廖光萬陳泰蓁	張耀文	台大電子所	佳作
C025	A Complete Low-Power Oriented ATPG Framework	吳孟帆黃致遠	黃俊郎	台大電子所	佳作

教育部主辦

「九十四學年度大學校院積體電路電腦輔助設計軟體製作競賽」

九十四學年度競賽網站

頒獎典禮（佳作(含)以上名次）

時間：民國 95 年 7 月 5 日 (星期三) 9:30 到 12:10
地點：教育部五樓禮堂 ( 中山南路 5 號 5 樓)

競賽結果

定題A組 : 測試與合成組 ( 依組別順序 )

參賽編號	題目	參賽學生	指導老師	學校系所	評審結果
A003	Reducing Scan Testing Power using X-filling	林修霆吳濟安	李建模	台大電機系	特優
A019	Delay calculation on DSM Timing Path	陳健峰陳世政洪士斌	王行健	中興資科所中興電機系	佳作
A027	Reducing Scan Testing Power using X-filling	吳孟帆劉易儒蔡榮泰鍾偉彥	黃俊郎王俊堯	台大電機所清大資工系	佳作

定題B組 : 實體設計組 ( 依組別順序 )

參賽編號	題目	參賽學生	指導老師	學校系所	評審結果
B005	Rectilinear Steiner Tree Problem with Obstacles	蔡雅雯張永泰	陳美麗	中原資工所	特優
B051	Latch-Up Check For well pickup/device coverage	胡凱舜馬源朗林易增林政偉	黃俊郎	台大電子所	特優
B046	ECO Timing Optimization Using Spare Cells	陳彥賓方家偉	張耀文	台大電機所台大電子所	優等
B001	Rectilinear Steiner Tree Problem with Obstacles	黃惠瑜邱東甫	謝財明	中原資工所	佳作
B006	Latch-Up Check For well pickup/device coverage	紀俊呈	陳美麗	中原資工所	佳作
B021	Latch-Up Check For well pickup/device coverage	莊易霖李孟祥	張耀文	中山資工系中央電機系	佳作

不定題組 ( 依組別順序 )

參賽編號	題目	參賽學生	指導老師	學校系所	評審結果
C011	A High-Quality Mixed-Size Analytical Placement System for Large-Scale Circuit Designs	陳東傑江哲維許天彰陳信成	張耀文	台大電子所	特優
C002	An Efficient SAT-based ATPG for Path Delay Faults	盧順彥簡仲彥謝旻廷	劉靖家	清大電機所	優等
C032	Statistical Circuit Optimization under Thermal and Timing Constraints	林翠薏林依潔	張耀文	台大電機系	佳作
C033	Scan Chain Diagnosis based on Random-Shift-Random Sequences and Signal Profiling	曾昭文鄭漢嘉	黃錫瑜	清大電機所	佳作

教育部主辦

「九十三學年度大學校院積體電路電腦輔助設計軟體製作競賽」

九十三學年度競賽網站

頒獎典禮（佳作(含)以上名次）

時間：民國 94 年 7 月 11 日 (星期一) 9:30 到 12:10
地點：教育部五樓禮堂 ( 中山南路 5 號 5 樓)

競賽結果

定題組 ( 依組別順序 )

參賽編號	題目	參賽學生	指導老師	學校系所	評審結果
A96	Chip Placement for Multiple Project Wafer	許欽雄陳信成	張耀文	台大資工系成大電機系	特優
A115	ESD Current Path Analysis	杜威廷劉智弘	郭斯彥	台大電子所台大資工系	特優
A074	Timing Driven Detail Placement – Critical Path Instance Movements for Physical Optimization	李婉萍陳彥賓	張耀文	台大電子所台大電機系	優等
A103	Chip Placement for Multiple Project Wafer	張啟文薛文綺趙晏廷	林浩仁	大葉資工系	優等
A009	Fault Diagnosis	張紓萍劉奕鈴	謝財明陳美麗	中原資工系	佳作
A048	Watermarking-based Intellectual Property Core Protection Scheme	陳皇宇蔣梅芳	張耀文	台大電子所台大電機系	佳作
A066	FSM Extraction from Netlist	葉護熺黃俊輔李晨豪	黃鐘揚	台大電子所台大電機系	佳作
A102	Chip Placement for Multiple Project Wafer	王大中陳仕昕蘇祐世翁懿歆	張世杰	清大資工所	佳作

不定題組 ( 依組別順序 )

參賽編號	題目	參賽學生	指導老師	學校系所	評審結果
B010	X Route: A Multilevel Routing System for the X-Based Architecture	張宸峯	張耀文	台大電機系	特優
B009	P1500 Based Interconnect Diagnosis of Delay and Crosstalk Faults for SOC in Deep Submicron VLSI	李淑敏	李崇仁	交大電子所	優等
B011	RLR: An RDL Routing System for Flip Chip Design	方家偉林依潔	張耀文	台大電子所台大電機系	佳作
B012	An Interconnect-Driven Multilevel Floorplanning System	陳東傑	張耀文	台大電子所	佳作

教育部主辦

「九十二學年度大學校院積體電路電腦輔助設計軟體製作競賽」

九十二學年度競賽網站

頒獎典禮（佳作(含)以上名次）

時間：民國 93 年 7 月 9 日 (星期五) 10:00 到 16:30
地點：台大視聽教育館視聽小劇場

競賽結果

定題組

參賽編號	題目	參賽學生	指導老師	學校系所	評審結果
A18	Test Cube Generation By Re-configurable LFSR	黃致遠 / 林庭豪 / 羅偉倫	黃俊郎	台大電子所	特優
A34	Clock Tree Synthesis for Low Power	張家銘 / 蘇進泓 / 陳奕融	黃世旭	中原電子所	特優
A53	Verilog Expression Evaluation	張啟文	林浩仁 / 吳宗益	大葉資工系	優等
A60	Hierarchical Overlapping Removing for Hierarohical layouts	許天彰 / 江哲維	張耀文	台大電機系	優等
A109	Short Locator	魏軍浩	呂良鴻	台大電機系	優等
A24	Clock Tree Synthesis for Low Power	仇德軒 / 蘇祐世	王俊堯	清大資工所	佳作
A88	Spare Cells Selection for Function Change	郭育旻 / 林建丞 / 林政宏 / 張柏賢	王俊堯 / 麥偉基	清大資工所	佳作
A30	Clock Tree Synthesis for Low Power	林九成 / 游煒傑	黃世旭	中原電子所	佳作
A1	Test Cube Generation By Re-configurable LFSR	陳勇志 / 謝禎安 / 許永靖	王俊堯	清大資工所	佳作
A72	Hierarchical Overlapping Removing for Hierarohical layouts	黃郁惠 / 林子騰 / 江憶玲 / 曾柏皓	黃婷婷	清大資工所	佳作
A95	Short Locator	張宸峯 / 鍾宜君 / 何建緯 / 方宇綸	張耀文 / 顧孟愷	台大電子/電機/資工所	佳作

不定題組

參賽編號	題目	參賽學生	指導老師	學校系所	評審結果
B11	A Multilevel Gridless Routing System	陳泰蓁 / 陳聖丰	張耀文	台大電子所	特優
B19	Embedded Memory Test Scheduling	郭明原 / 杜懿耿 / 方國同	王維倫	正修科大電子系	佳作
B21	Accurate RT-level Power Estimation	蘇明毅 / 翁嘉謙 / 張凱翔	黃錫瑜	清大電機所	佳作
B13	A Modern Floorplanning System Based on a Fast Simulated Annealing Scheme	陳東傑	張耀文	台大電機系	佳作

教育部主辦

「九十一學年度大學校院積體電路電腦輔助設計軟體製作競賽」

九十一學年度競賽網站

頒獎典禮（佳作(含)以上名次）

時間：民國 9 2 年 7 月 1 4 日 (星期一) 11 :00 到 16: 50 分
地點：台大國際會議中心國際會議廳

競賽結果

定題組

參賽編號	題目	參賽學生	指導老師	學校系所	評審結果
A1	1. Chip Floorplanning with Hard/Soft Macros	陳東傑	張耀文	台灣大學電機系	特優
A70	6. Area Computation for Hierarchical Layout	游訓傑楊佳勳陳建安李光曜	林榮彬	元智大學資工系	優等
A48	3. Block and Input/Output Buffer placement for Skew/Delay Minimization in Flip-chip Bonding	彭志洋	張耀文	台灣大學電子所	優等
A71	5. Clock Tree Optimization for Useful Skew	吳凱強郭育旻張柏賢	王俊堯	清華大學資工所	佳作
A15	4. SoC Test Scheduling	方建偉謝東佑許宏銘	李昆忠	成功大學電機所	佳作
A16	7. Optimization on cell clustering	蔡東宏黃承丞張益豪	張耀文陳中平	台灣大學電子所	佳作
A41	5. Clock Tree Optimization for Useful Skew	林鈺惠劉時誌	黃世旭	中原大學電子所	佳作
A57	1. Chip Floorplanning with Hard/Soft Macros	黃朝宗	陳良基張耀文	台灣大學電子所	佳作
A66	1. Chip Floorplanning with Hard/Soft Macros	楊家驤陳怡如楊尚融	闕志達張耀文	台灣大學電子所	佳作
A68	4. SoC Test Scheduling	方弘吉張育瑋	陳良基黃俊郎	台灣大學電子所電機系	佳作
A3	6. Area Computation for Hierarchical Layout	謝曜任吳世傑	林榮彬	元智大學資工系	入選
A18	3. Block and Input/Output Buffer placement for Skew/Delay Minimization in Flip-chip Bonding	黃炫倫何嘉銘	朱家齊	長庚大學電機系	入選
A34	6. Area Computation for Hierarchical Layout	周玉媛劉義群	石志雄	明道管理學院資管系	入選
A47	2. Variable Ordering Optimization for Ordered Binary Decision Diagrams	劉祐妏劉智文林采盈葉家蓁	林榮彬	元智大學資工系	入選
A56	1. Chip Floorplanning with Hard/Soft Macros	羅苗元	林浩仁鄭經華	大葉大學資工系	入選
A58	2. Variable Ordering Optimization for Ordered Binary Decision Diagrams	邱佳瑯何京霖	林榮彬	元智大學資工系	入選
A61	3. Block and Input/Output Buffer placement for Skew/Delay Minimization in Flip-chip Bonding	黃綜輝紀俊呈連紹凱蔡松翰	陳美麗	中原大學資工系	入選
A64	5. Clock Tree Optimization for Useful Skew	劉奕章周堅勇高全成陳芝俞	陳美麗	中原大學資工系	入選
A65	1. Chip Floorplanning with Hard/Soft Macros	林昌賜何信賢	陳德生王益文	逢甲大學資研所	入選
A69	4. SoC Test Scheduling	蔡松芳陳家宏	張耀文	台灣大學電機系	入選

不定題組

參賽編號	題目	參賽學生	指導老師	學校系所	評審結果
B16	FAME: A fault-pattern based memory failure analysis system	鄭國良王志偉李日農	吳誠文黃稚存	清華大學電機所	特優
B17	A noise-aware multilevel routing system	何宗易	張耀文陳少傑	台灣大學電機所	優等
B3	Clock skew scheduling for peak current reduction	張家銘陳奕融林九成	黃世旭	中原大學電子所	佳作
B8	Multiple voltage based scheduling methodology for low power design in the high level systhesis	張智凱顏介皇	董蘭榮	交通大學電控所	入選
B10	A temporal floorplanner for dynamically reconfigurable system	喻秉鴻	楊佳玲張耀文	台灣大學資工所	入選
B12	An efficient yet accurate buffered RLY/RLC circuit delay calculator	王聖龍	張耀文	台灣大學電子所	入選
B14	An integrated timing-driven and crosstalk-driven multilevel routing system	傅志新黃于容李鴻禧	陳美麗	中原大學資工系	入選

教育部主辦

「九十學年度大學校院積體電路電腦輔助設計軟體製作競賽」

九十學年度競賽網站

頒獎典禮（佳作(含)以上名次）

時間：民國 91 年 8 月 12 日 ~ 8 月 15 日
地點：台東娜路彎大酒店
「第十三屆超大型積體電路設計及電腦輔助設計研討會」會場

競賽結果

定題組

參賽編號	題目	參賽學生	指導老師	學校系所	評審結果
A4	1. Rectilinear Polygon Resizing	程益輝曹博勛	張耀文莊仁輝	交通大學資訊科學所	特優
A25	6. Generalized L-Shaped Channel Router	何宗易彭志洋	陳少傑　張耀文	台灣大學電子所	特優
A6	3. Scan Chain Reorder	陳錫錦施建中廖宜忠	吳中浩	清華大學資訊工程所	優等
A33	7. Chip Placement for Multiple Project Wafer	吳孟臻	莊仁輝	交通大學資訊科學所	優等
A14	4. Identification of the Nearly Untestable Path Delay Faults	胡琦偉張玉典	黃婷婷吳中浩	清華大學資訊工程所	佳作
A19	5. Two-Level Boolean Minimization	陳柏謙	張明峰	交通大學資訊工程所	佳作
A31	6. Generalized L-Shaped Channel Router	傅志新黃于容	陳美麗	中原大學資訊工程所	佳作
A35	7. Chip Placement for Multiple Project Wafer	張棋嵐張育瑋	張耀文	台灣大學電機工程系	佳作
A9	3. Scan Chain Reorder	彭文宏劉時誌林世傑涂志魁	黃世旭謝財明	中原大學電子 /資訊工程系所	入選
A10	3. Scan Chain Reorder	何嘉銘李恆哲	朱家齊	長庚大學電機系所	入選
A11	3. Scan Chain Reorder	林璟鴻周志霖	王行健	中興大學資訊科學所	入選
A15	4. Identification of the Nearly Untestable Path Delay Faults	吳凱強蔡志昇黃盛智	林永隆	清華大學資訊工程所	入選
A18	5. Two-Level Boolean Minimization	黃致銓	陳正	交通大學資訊工程所	入選
A21	5. Two-Level Boolean Minimization	張世龍楊仕任	鄭經華林浩仁	大葉大學資訊工程系	入選
A28	6. Generalized L-Shaped Channel Router	杜威廷蘇有吉陳銘堂方弘吉	郭斯彥張耀文	台灣大學電機工程系	入選
A32	6. Generalized L-Shaped Channel Router	謝宜玲李慧群	陳美麗謝財明	中原大學資訊工程所	入選
A34	7. Chip Placement for Multiple Project Wafer	楊士賢王聖龍	張耀文	台灣大學電子所	入選
A36	7. Chip Placement for Multiple Project Wafer	劉又瑄黃韻年陳昱翰	張耀文	台灣大學電機工程系	入選
A37	7. Chip Placement for Multiple Project Wafer	張家銘蘇進泓林志遠吳韻如	黃世旭謝財明	中原大學電子工程 /資訊工程系	入選
A42	1. Rectilinear Polygon Resizing	廖光萬	林榮彬	元智大學資工系	入選

不定題組

參賽編號	題目	參賽學生	指導老師	學校系所	評審結果
B20	An Integrated Timing-Driven Partitioning, Floorplaning and Placement System	紀俊呈黃文貞馮濬明	陳美麗	中原大學資訊工程所	特優
B13	A Multilevel Multi-Layer Routing System	林世平	張耀文莊仁輝	交通大學資訊科學系	優等
B9	Automatic Decomposition and Resynthesis of Speed-Independent Circuits	陳仁德	周哲民	成功大學電機工程所	佳作
B19	Automated Design of Memory BIST	陳英豪王柏力林靜國	王維倫	正修技術學院電子工程系	佳作
B6	A Simulator for Evaluating Redundancy Analysis Algorithms of Repairable Embedded Memories	李進福黃睿夫葉人傑	吳誠文	清華大學電機所	入選
B7	FIR濾波器之VHDL程式產生器	林纘芳陳信宏	姚嘉瑜	華梵大學機電所	入選
B15	Test Scheduling for Core-Based System-on-Chip Design	洪忻煒	李昆忠	成功大學電機所	入選
B21	Low Power Driven Standard-Cell Placement Base on a Multilevel Force-Directed Algorithm	黃昱雄	陳美麗	中原大學資訊工程所	入選
B22	可以提昇電路效能之非零時序差異時鐘樹的設計自動化系統	王主料林鈺惠	黃世旭	中原大學電子所	入選

教育部主辦

「八十九學年度大學校院積體電路電腦輔助設計軟體製作競賽」

八十九學年度競賽網站

頒獎典禮（佳作(含)以上名次）

時間：民國90年8月15日（三）上午八時三十分開始
地點：新竹縣關西鎮馬武督鄉村俱樂部
「第十二屆超大型積體電路設計及電腦輔助設計研討會」會場

競賽結果

定題組

參賽編號	題目	參賽學生	指導老師	學校系所	評審結果
A1	4. Reduced Gridless Routing	陳銘堂張凱揮	郭斯彥	台灣大學電機工程所	特優
A4	1. Rectangle Merging	林世平	周景揚	交通大學資訊科學所	特優
A5	1. Rectangle Merging	劉振華林志忠	林永隆	清華大學資訊工程所	優等
A16	3. K-Way Netlist Partitioning	黃文貞	陳美麗	中原大學資訊工程所	優等
A3	6. Clock Tree Synthesis	許家齊余明道林建佑	林永隆	清華大學資訊工程所	佳作
A21	1. Rectangle Merging	周依祥	林大衛	交通大學電子工程所	佳作
A22	2. State Minimization	石哲華	周景揚	交通大學電子工程所	佳作
A37	6. Clock Tree Synthesis	李有倫謝政道	張世杰	中正大學資訊工程所	佳作
A6	1. Rectangle Merging	曲衍旭	曾憲雄	交通大學資訊科學所	入選
A13	4. Reduced Gridless Routing	韓開旭	單智君鍾崇斌	交通大學資訊工程所	入選
A14	4. Reduced Gridless Routing	程益輝	荊宇泰	交通大學資訊科學所	入選
A18	9. Area Filling	黃昱雄馮濬明	陳美麗	中原大學資訊工程所	入選
A25	1. Rectangle Merging	黃崇源	孫春在	交通大學資訊科學所	入選
A40	1. Rectangle Merging	李佩君	林一平	交通大學資訊工程所	入選
A44	6. Clock Tree Synthesis	李恆哲	馮武雄朱家齊	長庚大學電機工程所	入選
A50	8. Pattern Generator for Built-In Self-Test	張浚恆	李昆忠	成功大學電機工程所	入選
A51	3. K-Way Netlist Partitioning	徐祥哲	李昆忠	成功大學電機工程所	入選
A62	1. Rectangle Merging	陳尚寬	林志青	交通大學資訊科學所	入選
A63	3. K-Way Netlist Partitioning	許哲銘	王國禛	交通大學資訊科學所	入選

不定題組

參賽編號	題目	參賽學生	指導老師	學校系所	評審結果
B7	Dynamic PLA Compiler	蔡同凱樊曜嘉劉雅芸	張世杰王進賢	中正大學資訊工程所電機工程所	特優
B2	Concurrent-Simulation-Based Remote IP Evaluator	溫宏斌	林永隆	清華大學資訊工程系	優等
B3	A Variable Width Power Router for VLSI Layout	紀俊呈	陳美麗	中原大學資訊工程所	佳作
B16	Double fault diagnosis for combinational circuits	高弘州	黃錫瑜	清華大學電機工程所	佳作
B4	Logic Diagnosis Based on Hardware Emulator	陳盈謀陳建隆	呂學坤	輔仁大學電子工程所	入選
B8	A Retargetable Instruction Test Pattern Generator for Microprocessors	穆彼得王淳佑	黃英哲	中山大學資訊工程所	入選
B9	Design Rule Independent CMOS Block Automatic Layout Generator	宋明修蔡宗翰	蔣元隆	高雄應用科技大學電子工程系	入選
B11	A Reed-Solomon Codec IP Generator for Communication Systems	許槐益陳本欣	吳安宇	台灣大學電機工程所	入選
B15	Low Power BIST Design	林燕宏	王行健	中興大學資訊科學所	入選

教育部主辦

「八十八學年度大學校院積體電路電腦輔助設計軟體製作競賽」

八十八學年度競賽網站

                                            頒獎典禮（佳作以上名次）
時間：89年8月17日（星期四）上午 8:00 ~ 8:50
地點：屏東縣滿州鄉滿州村小墾丁綠野渡假村
            超大型積體電路設計暨計算機輔助設計技術研討會會場
            查詢研討會網頁請點選 http://www.eecs.yuntech.edu.tw/~vlsi2000 ）

競賽結果

定題組

參賽編號	題目	參賽學生	指導老師	學校系所	評審結果
A19	8. Subcircuit Identification	張偉信曾順得	李鎮宜	交通大學電子工程所	特優
A30	5. Fully-decoder Identification for the Bus-contention Problem	洪郁庭陳朝義	李昆忠	成功大學電機工程所	特優
A6	6. Static Timing Verification	洪旗徽吳曉龍林詠捷鄭良加	林榮彬	元智大學資訊工程所	優等
A17	2. Circuit Partitioning	陳泰蓁衣懷恩	陳盈安	交通大學資訊科學所	優等
A2	7. Cell Placement & Routing	陳世粱李明和	黃婷婷	清華大學資訊工程所	佳作
A4	7. Cell Placement & Routing	郭耀仁羅幼嵐	林永隆吳中浩	清華大學資訊工程所	佳作
A8	6. Static Timing Verification	羅勤立李信德沈逸群	張世杰	中正大學資訊工程所	佳作
A12	3. Region Query	楊雅琪涂尚瑋	周景揚沈文仁	交通大學電子工程所	佳作
A3	2. Circuit Partitioning	郭耀仁羅幼嵐	林永隆吳中浩	清華大學資訊工程所	入選
A5	2. Circuit Partitioning	郭昆典蔡志明	林榮彬	元智大學資訊工程所	入選
A13	6. Static Timing Verification	黃恆亮涂尚瑋王成業	沈文仁周景揚	交通大學電子工程所	入選
A15	2. Circuit Partitioning	許家銘林俊良林衍良	陳盈安	交通大學資訊科學所	入選
A16	7. Cell Placement & Routing	陳泰蓁衣懷恩	陳盈安	交通大學資訊科學所	入選
A21	2. Circuit Partitioning	廖美貞溫宏斌	林永隆吳中浩	清華大學資訊工程所	入選
A22	7. Cell Placement & Routing	溫宏斌廖美貞	林永隆吳中浩	清華大學資訊工程所	入選
A24	3. Region Query	林德欣陳軒皓	王國禎	交通大學資訊科學所	入選
A29	3. Region Query	陳朝義莊賀傑	李昆忠	成功大學電機工程所	入選
A32	4. Scan Reordering	莊賀傑洪郁庭	李昆忠	成功大學電機工程所	入選
A33	2. Circuit Partitioning	紀俊呈張獻文	陳美麗	中原大學資訊工程所	入選
A35	7. Cell Placement & Routing	劉嘉修賴怡文	單智君鍾崇斌	交通大學資訊科學所	入選
A38	8. Subcircuit Identification	張弘鑫莊力中	曾建超	交通大學資訊科學所	入選
A44	8. Subcircuit Identification	鐘偉滋林裕峰	陳盈安	交通大學資訊科學所	入選

不定題組

參賽編號	題目	參賽學生	指導老師	學校系所	評審結果
B10	A Fault-Dictionary Based Diagnosis Framework for Semiconductor Memories	吳奇峰黃稚存王志偉鄭國良	吳誠文	清華大學電機工程系	特優
B7	A test Synthesis Tool for SOC Design with IEEE P1500 Wrapper Structure	黃正儀胡文軒	李昆忠	成功大學電機工程所	優等
B1	Simulated Annealing Based Placer with ECO	張凱揮張鈞惠	郭斯彥	台灣大學電機工程所	佳作
B3	A Performance-Driven Wire Planning Approach for VDSM Detail Routing	周奕志周相攸	林永隆	清華大學資訊工程系	佳作
B2	“組合語言”至“Verilog HDL”可合成碼自動轉換	陳良弼吳國陽	蔣元隆	高雄科學技術學院電子工程系	入選
B4	Interconnect Length Driven Placement with Length Bound Recomputation	郭昆典洪旗徽蔡志明	林榮彬	元智大學資訊工程所	入選
B9	Computer-Assisted Architecture Design for Microprocessors	曾健忠江建邦	葉經緯	中正大學電機工程所	入選
B11	Rectangular Block Packing with Boundary Constraints Using the Sequence-Pair Representation	賴建邦林明勳	王廷基	中原大學資訊工程所	入選

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